2009年11月17日上午，省统计局召开四川统计数据采集处理系统测试工作视频会议。国家统计局设计管理司司长鲜祖德、四川省统计局局长郝康理、总统计师王光彩、纪检组长裴庆昆、巡视员熊祖辕及各专业处室负责人和业务骨干、各市州统计局领导及相关负责人出席了会议。会议由省统计局副局长胡品生主持。
　　王光彩总结了全省“一套表”改革试点前期工作的情况，部署安排了四川统计数据采集处理系统的测试工作。
　　鲜祖德用“有速度，有深度”两句话肯定了四川“一套表”工作，并提出了三个“充分”：一要充分认识到新技术发展对“一套表”发展的重要推动力；二要充分认识到统计基层工作的需求对推动“一套表”工作的巨大推动作用；三要充分认识到推进企业“一套表”对推动统计业务工作的标准化和规范化的必要性和重要性，努力实现国家统计局局长马建堂提出的“三个提高”，更好地为全面建设小康社会服务。
　　郝康理对国家局统计局领导的莅临指导及全省统计同仁的辛勤工作表示真诚的谢意，并对下阶段工作进行了部署：一要明确工作思路，数据采集积极稳妥锐意改革，科学有效强力推进，扎实稳妥突出效果。各市州务必按照会议精神，充分认识“一套表”改革对统计事业发展的重要性；二要紧紧抓住国家试点契机，搭建全省统一数据采集处理平台，强力推进所有企业单位企业报表的联网直报，实现统计数据源头的质量。三要突出关键环节，确保企业上网直报测试期间的网报率。四要强化大局意识，做好四个方面的工作。五是要精心组织，不断完善，各地对测试工作中出现的问题予以认真解决。六要积极争取地方党委、政府的支持，积极主动做好工作汇报。在国家统计局、各级党委、政府的积极支持下，在全省统计工作者的勤奋努力下，四川“一套表”改革工作定能圆满成功。
在科研、生产和人们的日常生活中，模拟量的测量和控制是很常见的。为了对温度、压力、流量、速度、位移等物理量进行测量和控制，通过传感器把上述物理量转换成能模拟物理量的电信号，即模拟电信号，将模拟电信号经过处理并转换成计算机能识别的数字量，送入计算机，这就是数据采集。
　　数据采集的主要问题是采集速度和精度。采集速度主要与采样频率、A/D转换速度等因素有关，采集精度主要与A/D转换器的位数有关。高速数据采集系统的设计需要解决系统在速度、精度、数据存储等方面的矛盾。
　　2 数据采集系统的结构
　　本文介绍的数据采集系统采用Samsung公司的S3C2410微处理器。数据采集系统按照功能可分为以下几个部分：模拟信号调理电路，模数转换器，数据采集和存储，时钟电路和系统时序及逻辑电路，如图1所示。
时钟信号的稳定性决定了采样系统的性能。相位噪声和相位抖动是反映时钟稳定性的的两个主要指标。其中相位噪声描述时钟信号的频谱纯度，相位抖动直接影响时钟的过零点。通常高速的AD采样系统采用三种时钟源：锁相环、晶振、模拟混频器。由于锁相环一旦失去基准频率，输出频率会立刻跳回振荡器本身的频率，此外当进行频率调整的时候，数据采集输出频率会产生抖动，频差越大，抖动会越大，不利与高速AD采样系统。模拟混频器速度慢，只适合在低频的条件下工作。因此，在高速电路的设计中，一般选择高频晶振作为时钟源。
　　在高速AD采样系统中，取样时钟的稳定性与信噪比的性能密切相关。任何时钟信号噪声及时钟信号相位抖动都会影响采样系统的精度，时钟信号相位抖动对模数转换信噪比(SNR)的影响，可通过公式计算：
　　其中：fs为采样时钟频率，N为模数转换器位数，△clk为时钟信号相位抖动量。
　　3.2 模数转换器的选择
　　ADC的选择除了要考虑数据输出电平，接口方式，控制时序，参考源，带宽等因素外，最重要的是根据设计需求计算动态指标：信噪比，采样率，满度范围等，从而可以得到ADC的位数、最高时钟频率、模拟输入范围等参数，既可选择所需要的ADC。本设计根据要求：采样频率20 MHz，实时采样20 Msps，转换位数12位，选择了美国AD公司的AD9224芯片。
　　3.3 模拟信号调理电路设计
　　被采样的信号经过模拟信号调理电路的低噪声放大，滤波等预处理后，进入输入通道。由于高速数据采集系统的输入信号多为高频信号，需要进行阻抗匹配和前置放大。因此可以选择高速低噪声信号前置放大器和信号变压器。
　　信号前置放大器的优势是放大系数可变，信号输入的动态范围大，还可以配置成有源滤波器，但是放大器的最高工作频率和工作带宽必须满足系统的需要，以避免信号失真。
　　信号变压器的性能指标要优于信号放大器，而且信号失真小。但是信号变压器的信号放大系数固定，输入信号的幅度受到限制。
　　3.4 硬双缓冲实现连续采集存储
　　在高速的数据采集过程中，要求数据存储和S3C2410读数据同时进行，在相关文献中提出了一种基于软件系统双缓冲模式的存储技术，但是经过分析发现其在解决连续存储和读数的同时也降低了微处理器的性能。在本设计中提出的基于硬件的双缓冲模式可以很好地解决这个矛盾，其工作原理如图2所示。
采集数据经CPLD控制首先由FIFO写入存储器1，当存储器1数据写满后，产生硬件中断信号，该信号有两个作用：通知微处理器系统数据已经准备好，由微处理器从存储器1取回数据放入缓冲区;通知CPLD控制逻辑关闭FIFO与存储器1之间的数据通道，同时开启FIFO与存储器2之间的数据通道，后续数据得以连续无间断的存入存储器1。此时，存储器1的数据正被微控制器读出，当存储器2数据就绪后，同样产生硬件中断信号。如此交替循环就可以实现采集数据长时间连续无断点存储。
　　3.5 多路同步采集存储时序分析
　　要完成多路信号的同时存储且数据连续无间断点、无差错，对时序逻辑的设计提出了较高的要求，本文采用的CPLD器件，利用其在结构、密度、功能、速度和性能上的特点，并配合在线可编程(ISP)技术，实现了精确的时序控制，大大减少线路的噪声和功耗。
　　对多路信号同时锁存，若不允许丢失数据，必须在单个采集时钟周期内把多通道锁存的数据存入同一存储器中。假设同步采样频率为fs，通道数量为m，每个通道的存储时间为tn(n=1，2，3，…，m)，则有t1+t2+t3+…+tm一1/fs，既所有通道存储时间之和为采样周期。
　　假设t1=t2=…=tm=T，则各通道存储时间相同的条件为：
　　从实际角度出发，在一个采集时钟周期内还有其他的时间消耗，如保持时间和转换时间等，假设其他时间消耗为ta，